Experience
System-on-Chip Design Engineer
FADU · SSD Controller SoC Development
Graduate Researcher · 석사 연구원
Intelligent Systems Lab @ Yonsei Univ. isl-yonsei.ac ↗
LLM 가속을 위한 메모리 기반 연산 프로세서 설계 및 검증
- Pytorch 기반 LLM 벡터 분석과 양자화를 수행하여 SW–HW Co-Design 기반 최적 연산 알고리즘을 개발하고, 외부 메모리 접근량을 85.86% 감소
- eDRAM Cell Array, Wordline/Bitline Driver 등 주변회로를 Cadence Virtuoso로 설계·레이아웃 검증하고, Synopsys Tool 기반 RTL 설계로 구현
- Pipeline 및 병렬화를 통해 시스템 Latency를 77.27% 감소
- 2-row 병렬 연산 메모리 기반 연산 프로세서를 개발하여 1.58× 에너지 효율 향상 달성
MPW Tape-out · Transformer Core 디지털 회로 설계 및 검증
- General-purpose Transformer Core RTL을 설계하고, C++ Reference·VCS·Verdi 기반 타이밍/기능 검증 환경 구축
- DC/ICC2 기반 합성–PnR–Post-Layout Simulation까지 End-to-End로 진행
Education
M.S. in Electrical Engineering
UNIST · 울산과학기술원 전기전자공학과
B.S. in Electrical Engineering
Dankook University · 단국대학교 전자전기공학부
Publications
Journal · IEEE TVLSI 20251st author
CINELL: An Energy-Efficient Compute-In/Near-Memory eDRAM Processor for Sparse Transformer-Based Large Language Models
Sunhong An, Hoichang Jeong, Seungbin Kim, and Kyuho Lee
Conference · IEEE ISCAS 20251st author
A 46 TOPS/W In-/Near-Memory Computing Processor for Large Language Model with Extended Sparse Attention
Sunhong An, Hoichang Jeong, Seungbin Kim, Keonhee Park, Dongwook Kim, and Kyuho Lee
Conference · IEEE ISCAS 2025
A 0.74 µJ/decision and 22.59 TOPS/W Keyword Spotting CIM Processor with Short-Current-Free Multi-level ReRAM and Adaptive-Decision-Level Nonlinear ADC
Dongwook Kim, Hoichang Jeong, Seungbin Kim, Keonhee Park, Sunhong An, and Kyuho Lee
국내 학회 · 반도체공학회 20251st author
희소 어텐션을 적용한 대규모 언어 모델을 위한 Computing-in-Memory 프로세서
안선홍, 이규호
Awards & Scholarships
IEEE TVLSI Highlight Paper 선정
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
1저자 논문 'CINELL'이 IEEE TVLSI Vol.34, No.1 Highlight Paper로 선정 — 편집위원회가 기술적 기여도·완성도를 기준으로 선별한 우수 논문.
우등상
단국대학교
전공 평점 4.21, 학과 내 상위 10% 이내의 우수한 학업 성과를 인정받아 단과대학 우등상 수상.
동상 · 창의적 종합설계 경진대회
성균관대학교 공학교육혁신선도센터
자동 감지 소화 장치 설계(4인 팀, 회로 담당) — Buck Converter로 전력효율 85%↑, H-Bridge Motor Driver로 0.2초 이내 응답 달성.
우수활동상 · Top 3
Codeit 대학생 코딩 캠프
Python·Pandas·Matplotlib로 대규모 데이터 전처리·시각화 프로젝트 수행, 코드 안정성을 인정받아 Top 3 우수활동자 선정.
장학금
단우장학금 · 2023 (2회) · 특별성적장학금 · 2022 (2회)
Certifications
컴퓨터활용능력 1급
대한상공회의소
ADsP · 데이터 분석 준전문가
한국데이터산업진흥원
Skills
- Synopsys
- VCS + VerdiDesign CompilerICC2StarRCPrimeTime
- Cadence
- Virtuoso ADESpectreInnovus
- Xilinx
- VivadoVitis
- Programming
- PythonPyTorchC/C++VerilogJava/KotlinJavaScriptMatlab
- PCB
- KiCADEasyEDA
Courses
- IDEC SoC설계과목이수제2022.07 – 2023.07
- Deep Learning Foundation and Design
- Verilog HDL Basic and Deep Learning Neural Network Design
- Embedded System Design Based on FPGA
- Embedded Memory (SRAM) Foundation
- Artificial Intelligence Acceleration Processor
- CUDA-based GPU programming foundation
- Layout Design for Full Custom IC Design
- CHIP 아날로그·디지털 회로설계 실무2023.07 – 2023.09
- 아날로그 증폭기 설계 및 Gain–Linearity–Power 트레이드오프 분석
- Verilog 기반 연산 블록·FSM 구현
- Analog·Digital 회로 시뮬레이션 기반 설계 검증
- Online
- 객체지향 프로그래밍 및 설계(Java) · Udemy
- Git & Github 실무 활용 완벽 가이드 · Udemy
- High-Level Synthesis for FPGA · Udemy
- 실전 FPGA를 이용한 HW 가속기 설계 · Inflearn
- 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 · Inflearn
- 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복) · Inflearn
Projects
Hardware Project
Hardware Project
아두이노 자동소화장치 만들기: 불꽃·연기·온도 복합 감지와 IoT 알림
화재 대비 자동 소화 장치 설계
Hardware Project
Radix-4 Booth 곱셈기 설계: 부분곱 축소와 TDM 적용 (Verilog)
Partial Product를 줄인 고성능 곱셈기 설계
Hardware Project
Cortex-M0 SoC 설계: AHB-Lite 버스로 만든 다기능 로봇 제어 시스템 (Basys3)
Cortex-M0 프로세서를 포함하는 SOC 설계
Hardware Project
Radix-8 Booth 곱셈기 설계: 인코딩 테이블과 TDM 트레이드오프 (Verilog)
Partial Product를 줄인 고성능 곱셈기 설계
Hardware Project
Wallace Tree 곱셈기 Verilog 설계: 반가산기·전가산기로 8비트 병렬 곱셈
병렬 곱셈 알고리즘 이용한 곱셈기 설계
Hardware Project
74LS 로직 칩으로 만든 8비트 브레드보드 컴퓨터: CPU 동작 원리 직접 구현
브레드보드 위에 LS시리즈 Logic 칩으로 만든 컴퓨터
Hardware Project
Verilog 슬롯머신 설계: LFSR 난수 생성과 타이머 시드 (Basys3)
Timer를 이용한 슬롯머신 설계
Hardware Project
RISC-V 5단 파이프라인 프로세서 Verilog 설계: 해저드 검출과 포워딩 유닛
Hazard를 고려한 5-stage Pipelined Processor 설계
Hardware Project
차동 증폭기 설계: 전류 미러 바이어스와 2단 구성으로 60dB 얻기 (SIMetrix)
PMOS, NMOS를 이용한 차동 증폭기 설계
Hardware Project
Zynq-7000 FPGA AI 가속기 설계: CNN·FC 코어와 AXI CDMA 데이터 이동
CNN, Fully Connected 연산을 빠르게 수행하는 AI 가속기 설계
Hardware Project
라즈베리파이 IoT 자판기 만들기: Firebase 재고 관리와 도난 감지
데이터베이스를 이용한 IOT 자판기 설계
Hardware Project
Kogge-Stone 가산기 Verilog 설계: higher-valency 셀로 로직 레벨 줄이기
higher-valency Cell을 이용한 고성능 Kogge-Stone Adder 설계
AI Project
AI Project
지식 그래프 기반 노드 분류: GCN을 활용한 NELL 데이터셋 분석
NELL 지식 그래프 데이터셋에서 GCN(Graph Convolutional Network)을 활용하여 노드 분류를 수행했다. PyTorch Geometric으로 모델을 구현하고, 65,755개 노드와 186개 클래스에 대해 97.86%의 테스트 정확도를 달성했다.
AI Project
분산 환경에서의 연합 학습: FedProx와 SCAFFOLD 알고리즘 비교
Non-IID 데이터 환경에서 FedProx와 SCAFFOLD 연합 학습 알고리즘의 성능을 비교 분석했다. AG News 텍스트 분류 데이터셋과 GRU 모델을 사용하여 실험을 수행하고, 각 알고리즘의 수렴 특성을 분석했다.
AI Project
심층 강화학습 알고리즘 구현: DQN, Double DQN, PER 비교 분석
DQN, Double DQN, PER 세 가지 강화학습 알고리즘을 CartPole, Acrobot, MountainCar 환경에서 비교 실험하고 각 알고리즘의 특성과 한계를 분석한다.
Web & App Project
Web & App Project
연구실 홈페이지 개발: WordPress 기반 학술 웹사이트 구축
연세대학교 Intelligent Systems Lab 연구실 홈페이지를 WordPress 기반으로 개발했다. 연구 분야 소개, 구성원 관리, 출판물 아카이빙, 뉴스/갤러리 기능을 구현했다.
Web & App Project
개인 기술 블로그 개발: Django 기반 풀스택 웹 애플리케이션
Django와 순수 JavaScript/CSS로 개인 기술 블로그를 개발했다. 마크다운 기반 글 작성, 계층적 카테고리, AI 기능 연동(Gemini), SEO 최적화 등의 기능을 직접 구현했다.
Web & App Project
안드로이드 랜덤 맛집 추천 앱 개발: 카카오맵·네이버 지역검색 API 연동 (Kotlin)
주변 음식점을 검색해서 랜덤으로 골라주는 어플 개발
Web & App Project
GitHub Pages + Jekyll 블로그 만들기: 저장소 생성부터 자동 배포까지
GitHub Pages + Jekyll로 첫 블로그를 만들었던 기록입니다. 개발자라면 한 번쯤 거쳐가는 관문인 GitHub Blog 구축 여정을 정리합니다. 왜 GitHub Blog인가 개발자 포트폴리오로서 블로그를 운영하려면 다음 조건이 중요합니다: - 버전 관리로...
etc Project
etc Project
인간-로봇 상호작용 기반 Guessing Game 시스템 구현
YOLO 객체 탐지와 VLM(Vision-Language Model)을 결합한 인간-로봇 상호작용 기반 Guessing Game 시스템을 개발했다. 로봇 팔이 물체를 가리키고, 사용자가 추측하는 게임을 구현했다.
etc Project
VLSI 배선 최적화를 위한 Rectilinear Steiner Tree 알고리즘 설계
VLSI 설계의 배선 최적화를 위한 Rectilinear Steiner Minimum Tree(RSMT) 알고리즘을 Dijkstra 기반으로 구현했다. Hanan Grid를 활용한 Steiner 후보점 선정과 반복적 최적화를 통해 배선 길이를 최소화했다.
etc Project
DC 모터 위치 제어기 설계: PID와 근궤적으로 정착시간 맞추기 (MATLAB)
서보 모터를 안정화시키기 위한 PID 제어기 설계
etc Project
전력 계통 발전·송전 계획 최적화: 목적 함수와 제약 조건 모델링
전력 계통 설계