2026-01-23 | 6 min read | 288 | Verilog 데이터 타입 net variable

2-1. Verilog의 데이터 타입

1. Verilog 데이터 타입의 개요

Verilog는 디지털 회로를 설계하기 위한 하드웨어 기술 언어(HDL, Hardware Description Language)입니다. Verilog를 사용하여 회로의 동작을 기술하고 시뮬레이션 및 합성을 수행할 수 있습니다. 회로를 기술하는 데 있어서, 데이터 타입은 정보를 저장하고 처리하는 방식을 정의하는 중요한 요소입니다. Verilog는 다양한 데이터 타입을 제공하며, 각 타입은 특정 용도와 기능을 위해 설계되었습니다. 이 문서에서는 Verilog의 주요 데이터 타입들을 자세히 살펴보고, 각 타입의 특징, 사용법, 그리고 실제 회로 설계에서의 활용 사례를 제시합니다.

2. Net과 Variable: Verilog의 두 가지 주요 데이터 범주

Verilog의 데이터 타입은 크게 net과 variable 두 가지 범주로 나눌 수 있습니다. 이 두 범주는 회로의 신호를 모델링하는 방식과 동작 방식에 근본적인 차이를 보입니다.

1) Net

net은 회로의 물리적인 연결(physical connection)을 나타냅니다. 물리적인 전선과 유사하게, net은 값을 저장하지 않고, 신호의 연결을 나타내며, 드라이버(driver, 신호를 공급하는 요소)에 의해 값이 결정됩니다. 가장 일반적인 net 타입은 wire입니다.

wire 타입은 기본적으로 값을 저장하지 않습니다.
여러 드라이버가 동일한 wire에 연결될 경우, 해당 wire의 값은 드라이버 간의 경쟁(contention)에 의해 결정됩니다. 예를 들어, 여러 드라이버가 서로 다른 값을 wire에 동시에 쓰려고 하면, 충돌(conflict)이 발생하고, 시뮬레이터는 이러한 충돌을 감지하여 오류를 보고합니다.
wire 타입은 주로 조합 논리 회로에서 신호의 연결을 모델링하는 데 사용됩니다.

2) Variable

variable은 값을 저장할 수 있는 저장 공간(storage)을 나타냅니다. variable은 프로그래밍 언어의 변수와 유사하게, 값을 할당하고 변경할 수 있습니다. variable 타입은 주로 동작(behavioral) 모델링, 즉 회로의 동작을 기술하는 데 사용됩니다.

variable은 reg, integer, real, time 등의 서브 타입을 가집니다.
variable은 값을 저장하고, 프로세스 내에서 값을 변경할 수 있습니다.
variable은 주로 순차 논리 회로(sequential logic circuits)에서 상태를 저장하거나, 계산을 수행하는 데 사용됩니다.

3. Net 타입 상세

net 타입은 회로의 물리적 연결을 모델링하며, 신호의 연결을 나타냅니다. net 타입의 주요 특징은 다음과 같습니다.

1) wire

wire는 Verilog에서 가장 기본적인 net 타입입니다. 회로의 연결을 나타내며, 값을 저장하지 않고, 드라이버에 의해 값이 결정됩니다.

wire a; // 1-bit wire 선언
wire [7:0] data; // 8-bit wire 선언

wire는 주로 다음과 같은 상황에서 사용됩니다.

조합 논리 회로의 신호 연결
모듈 간의 신호 연결
assign 문을 통해 값을 할당받음

2) tri

tri는 삼상(tristate) 버스를 모델링하는 데 사용됩니다. 삼상 버스는 3가지 상태(0, 1, high-impedance)를 가질 수 있습니다.

high-impedance 상태는 신호가 드라이브되지 않음을 의미합니다.
tri는 버스 기반 시스템이나, 여러 드라이버가 하나의 신호를 공유하는 경우에 유용합니다.

tri [7:0] bus; // 8-bit tri 버스 선언

3) wor, wand

wor (wired-or)과 wand (wired-and)는 여러 드라이버가 연결된 신호의 동작을 모델링합니다.

wor는 여러 드라이버 중 하나라도 1을 드라이브하면, 해당 신호가 1이 됩니다.
wand는 여러 드라이버 모두 1을 드라이브해야, 해당 신호가 1이 됩니다.

wire wor_signal;
wire wand_signal;

assign wor_signal = a | b; // a 또는 b가 1이면 wor_signal은 1
assign wand_signal = a & b; // a와 b가 모두 1이면 wand_signal은 1

4. Variable 타입 상세

variable 타입은 값을 저장하는 데 사용되며, 회로의 동작(behavior)을 모델링하는 데 유용합니다. variable 타입의 주요 특징은 다음과 같습니다.

1) reg

reg는 값을 저장할 수 있는 변수를 나타냅니다. reg는 실제 하드웨어의 레지스터나 플립플롭과 직접적으로 대응되지는 않지만, 시뮬레이션 과정에서 값을 저장하는 데 사용됩니다.

reg q; // 1-bit reg 변수 선언
reg [3:0] counter; // 4-bit reg 변수 선언

reg는 주로 다음과 같은 상황에서 사용됩니다.

순차 논리 회로에서 상태를 저장하는 데 사용 (예: 플립플롭의 출력)
always 블록 내에서 값을 할당받음

2) integer

integer는 정수 값을 저장하는 데 사용됩니다. 기본적으로 32비트 부호 있는 정수(signed integer)를 표현합니다.

integer i; // integer 변수 선언
integer count = 0; // 초기값 할당

integer는 주로 다음과 같은 상황에서 사용됩니다.

반복문(for loop)의 카운터
주소 지정
계산

3) real

real은 실수 값을 저장하는 데 사용됩니다.

real x; // real 변수 선언
real y = 3.14159; // 초기값 할당

real은 주로 다음과 같은 상황에서 사용됩니다.

아날로그 회로 시뮬레이션
부동 소수점 연산

4) time

time은 시뮬레이션 시간을 나타내는 데 사용됩니다.

time current_time; // time 변수 선언
current_time = $time; // 현재 시뮬레이션 시간 할당

time은 주로 다음과 같은 상황에서 사용됩니다.

시뮬레이션 시간 기록
시간 기반의 동작 모델링

5. 데이터 타입 선택 요약

데이터 타입	설명	사용 예시
`wire`	조합 논리 회로의 연결, 값을 저장하지 않음	`assign a = b & c;`
`tri`	삼상 버스	`tri [7:0] bus;`
`wor`	wired-or, 여러 드라이버 중 하나라도 1이면 1	`assign wor_signal = a \| b;`
`wand`	wired-and, 여러 드라이버가 모두 1이어야 1	`assign wand_signal = a & b;`
`reg`	값을 저장, `always` 블록 내에서 사용	`always @(posedge clk) q <= d;`
`integer`	정수 값을 저장, 32비트 부호 있는 정수	`for (i = 0; i < 10; i = i + 1) ...`
`real`	실수 값을 저장	`x = 3.14;`
`time`	시뮬레이션 시간을 저장	`current_time = $time;`

6. Verilog 데이터 타입 예제

다음은 다양한 데이터 타입을 사용하는 간단한 예제 코드입니다.

module data_type_example;

  // wire 타입 예시
  wire a, b, c;
  wire out_wire;

  // reg 타입 예시
  reg clk;
  reg out_reg;

  // integer 타입 예시
  integer i;

  // 초기값 할당
  assign a = 1'b1;
  assign b = 1'b0;
  assign c = a & b; // c는 0

  always #5 clk = ~clk; // 5 time unit 주기로 clk 토글

  always @(posedge clk) begin // 클럭의 상승 에지에서 실행
    out_reg <= a | b; // out_reg에 a OR b 값 할당
  end

  always @(posedge clk) begin
    for (i = 0; i < 3; i = i + 1) begin
      $display("Iteration %d, out_reg = %b", i, out_reg);
    end
  end

  assign out_wire = a & b;

  initial begin
    clk = 0;
    #20 $finish; // 20 time unit 후에 시뮬레이션 종료
  end

  initial begin
    $monitor($time, " a <mark class="highlight"><strong><u> %b, b </u></strong></mark> %b, c <mark class="highlight"><strong><u> %b, out_wire </u></strong></mark> %b, out_reg <mark class="highlight"><strong><u> %b, clk </u></strong></mark> %b", a, b, c, out_wire, out_reg, clk);
  end

endmodule

이 예제에서는 wire, reg, integer 타입을 사용하여 간단한 회로를 모델링하고 있습니다. assign 문을 통해 wire에 값을 할당하고, always 블록과 posedge clk를 사용하여 reg 값을 업데이트합니다. integer는 반복문의 카운터로 사용됩니다. $monitor를 사용하여 시뮬레이션 결과를 관찰할 수 있습니다.

7. 주의사항 및 트러블슈팅

Verilog 데이터 타입을 사용할 때 몇 가지 주의해야 할 사항이 있습니다.

wire와 reg의 혼동: wire는 값을 저장하지 않으므로, always 블록 내에서 직접 값을 할당할 수 없습니다. reg는 always 블록 내에서 값을 할당받아야 합니다.
드라이버 경쟁: 여러 드라이버가 동일한 net에 서로 다른 값을 할당하려는 경우, 충돌이 발생할 수 있습니다. 이러한 경우, 시뮬레이터는 일반적으로 경고를 표시하며, 설계 의도와 다른 동작이 발생할 수 있습니다.
데이터 타입 불일치: 연산 시, 데이터 타입이 일치하지 않으면 예기치 않은 결과가 발생할 수 있습니다. 예를 들어, integer와 real 간의 연산은 정밀도 손실을 유발할 수 있습니다. 데이터 타입의 변환(casting)이 필요할 수 있습니다.

8. 결론

Verilog의 데이터 타입은 디지털 회로 설계를 위한 기본적인 구성 요소입니다. net과 variable의 두 가지 주요 범주를 이해하고, 각 타입의 특징과 사용법을 숙지하는 것은 효율적인 Verilog 코드를 작성하고, 회로의 동작을 정확하게 모델링하는 데 필수적입니다. 각 데이터 타입의 적절한 사용은 회로의 기능, 성능, 그리고 시뮬레이션의 정확성에 직접적인 영향을 미칩니다. 설계 과정에서 적절한 데이터 타입을 선택하고, 각 타입의 특징을 잘 활용하여 효율적이고 신뢰할 수 있는 디지털 시스템을 설계할 수 있습니다.