2026-01-25 | 5 min read | 235 | Verilog 조합 논리 데이터플로우 모델링

5-2. 조합 논리 회로 모델링 - 데이터플로우 모델링

1. 데이터플로우 모델링 소개

조합 논리 회로는 입력 신호의 현재 값에만 의존하여 출력을 결정하는 디지털 회로입니다. 이는 메모리 요소가 없어 이전 상태를 기억하지 않는다는 것을 의미합니다. 조합 논리 회로는 디지털 시스템의 기본적인 구성 요소이며, 산술 연산, 데이터 선택, 코드 변환 등 다양한 기능을 수행합니다.

Verilog에서 조합 논리 회로를 모델링하는 여러 가지 방법 중 하나가 데이터플로우 모델링입니다. 데이터플로우 모델링은 회로의 동작을 _데이터의 흐름_을 중심으로 설명하며, 회로의 동작을 연산과 할당으로 표현합니다. 이러한 접근 방식은 회로의 기능을 직관적으로 이해하고, 하드웨어의 동작을 추상화하여 모델링할 수 있게 해줍니다.

데이터플로우 모델링의 핵심은 assign 문을 사용하여 신호 간의 관계를 직접적으로 정의하는 것입니다. assign 문은 wire 타입의 신호에 값을 할당하는 데 사용되며, 할당문의 오른쪽(RHS, Right-Hand Side)에 있는 표현식은 왼쪽(LHS, Left-Hand Side)의 신호에 값을 부여합니다. RHS는 상수로 정의될 수도 있고, 다른 신호 또는 연산의 조합일 수도 있습니다.

2. 데이터플로우 모델링의 기본 원리

데이터플로우 모델링은 회로의 기능을 표현하기 위해 다양한 연산자와 표현식을 사용합니다. 이러한 연산자들은 회로의 논리적 동작을 나타내며, assign 문을 통해 연결됩니다.

1) 할당 연산자 (`assign`)

assign 문은 데이터플로우 모델링의 핵심입니다. 이 문을 사용하여 wire 타입의 신호에 값을 할당합니다. assign 문의 일반적인 형식은 다음과 같습니다.

assign output_signal = input_signal1 & input_signal2;

여기서 output_signal은 출력 신호이고, input_signal1과 input_signal2는 입력 신호입니다. & 연산자는 AND 연산을 나타냅니다. 위 코드는 input_signal1과 input_signal2의 AND 결과를 output_signal에 할당합니다.

2) 연산자

Verilog는 다양한 연산자를 지원하여 조합 논리 회로의 기능을 표현할 수 있도록 합니다. 이러한 연산자들은 산술 연산, 논리 연산, 비트 연산, 관계 연산 등 다양한 기능을 제공합니다.

산술 연산자: 덧셈(+), 뺄셈(-), 곱셈(*), 나눗셈(/), 나머지(%)
논리 연산자: AND(&&), OR(||), NOT(!)
비트 연산자: AND(&), OR(|), XOR(^), NOT(~), 좌측 시프트(<<), 우측 시프트(>>)
관계 연산자: 같음(==), 같지 않음(!=), 큼(>), 작음(<), 큼거나 같음(>=), 작거나 같음(<=)

3) 표현식

assign 문의 RHS에 사용되는 표현식은 상수, 변수, 연산자의 조합으로 구성됩니다. 표현식은 회로의 동작을 정의하며, 회로의 입력 신호와 연산자를 사용하여 출력 신호를 계산합니다. 표현식은 복잡한 논리 회로를 모델링하는 데 중요한 역할을 합니다.

3. 데이터플로우 모델링 예제

데이터플로우 모델링의 개념을 이해하기 위해 몇 가지 간단한 예제를 살펴보겠습니다.

1) AND 게이트

AND 게이트는 두 개의 입력이 모두 1일 때만 1을 출력하는 기본적인 논리 게이트입니다. 데이터플로우 모델링을 사용하여 AND 게이트를 다음과 같이 모델링할 수 있습니다.

module and_gate(
    input wire a,
    input wire b,
    output wire out
);

  assign out = a & b;

endmodule

이 예제에서 assign out = a & b; 문은 a와 b의 AND 결과를 out에 할당합니다.

2) OR 게이트

OR 게이트는 두 입력 중 하나 이상이 1일 때 1을 출력합니다. 데이터플로우 모델링을 사용하여 OR 게이트를 다음과 같이 모델링할 수 있습니다.

module or_gate(
    input wire a,
    input wire b,
    output wire out
);

  assign out = a | b;

endmodule

3) XOR 게이트

XOR (Exclusive OR) 게이트는 두 입력이 서로 다를 때 1을 출력합니다. 데이터플로우 모델링을 사용하여 XOR 게이트를 다음과 같이 모델링할 수 있습니다.

module xor_gate(
    input wire a,
    input wire b,
    output wire out
);

  assign out = a ^ b;

endmodule

4) 반가산기 (Half Adder)

반가산기는 두 개의 1비트 입력(A, B)을 더하여 합(Sum)과 자리올림(Carry)을 출력하는 회로입니다. 데이터플로우 모델링을 사용하여 반가산기를 다음과 같이 모델링할 수 있습니다.

module half_adder(
    input wire a,
    input wire b,
    output wire sum,
    output wire carry
);

  assign sum = a ^ b; // XOR
  assign carry = a & b; // AND

endmodule

반가산기 코드 뒤

4. 데이터플로우 모델링의 장점과 단점

1) 장점

간결성: 회로의 기능을 명확하고 간결하게 표현할 수 있습니다.
직관성: 회로의 동작을 데이터 흐름의 관점에서 이해하기 쉽습니다.
유연성: 다양한 연산자와 표현식을 사용하여 복잡한 회로를 모델링할 수 있습니다.
최적화 용이성: 합성 도구는 데이터플로우 모델링을 통해 작성된 코드를 효율적으로 최적화할 수 있습니다.
쉬운 디버깅: 데이터의 흐름을 따라가며 문제를 쉽게 파악할 수 있습니다.

2) 단점

복잡한 회로의 가독성 저하: 복잡한 회로의 경우, assign 문이 많아져 코드의 가독성이 저하될 수 있습니다.
순차 로직 모델링의 어려움: 데이터플로우 모델링은 조합 논리 회로에 적합하며, 순차 로직을 모델링하는 데에는 한계가 있습니다.
비효율적인 코드: 논리 회로의 구조를 고려하지 않고 코드를 작성하면 불필요한 게이트가 생성될 수 있습니다.

5. 데이터플로우 모델링 시 고려사항

1) 신호 타입

데이터플로우 모델링에서는 wire 타입의 신호를 주로 사용합니다. wire 타입은 회로의 연결을 나타내며, assign 문을 통해 값을 할당받습니다. reg 타입은 always 블록과 같은 절차적 블록에서 값을 저장하는 데 사용되므로 데이터플로우 모델링에서는 직접적으로 사용되지 않습니다.

2) 연산자 우선순위

Verilog 연산자는 우선순위를 가지고 있습니다. 연산자 우선순위를 이해하고, 필요한 경우 괄호를 사용하여 연산의 순서를 명확하게 지정하는 것이 중요합니다.

3) 비트 폭

신호의 비트 폭을 적절하게 지정하는 것은 회로 설계의 중요한 부분입니다. 비트 폭은 데이터의 크기를 결정하며, 연산 결과가 예상대로 동작하도록 하기 위해 중요합니다. 예를 들어, 두 개의 8비트 수를 더하는 경우, 결과는 9비트가 될 수 있으므로, 결과 신호의 비트 폭을 충분히 크게 지정해야 합니다.

4) 코드 스타일

코드의 가독성을 높이기 위해 일관된 코드 스타일을 유지하는 것이 중요합니다. 주석을 사용하여 코드의 동작을 설명하고, 들여쓰기를 사용하여 코드의 구조를 명확하게 표현합니다.

6. 데이터플로우 모델링의 활용

데이터플로우 모델링은 다양한 조합 논리 회로를 설계하는 데 사용될 수 있습니다. 다음은 데이터플로우 모델링을 활용하여 설계할 수 있는 회로의 몇 가지 예입니다.

디코더 (Decoder): 입력 신호를 기반으로 특정 출력을 활성화합니다.
인코더 (Encoder): 여러 입력 중 활성화된 입력을 나타내는 코드를 생성합니다.
멀티플렉서 (Multiplexer): 여러 입력 신호 중 하나를 선택하여 출력합니다.
디멀티플렉서 (Demultiplexer): 단일 입력 신호를 여러 출력 중 하나로 라우팅합니다.
산술 연산 회로: 덧셈기, 뺄셈기, 곱셈기 등.

7. 결론

데이터플로우 모델링은 Verilog를 사용하여 조합 논리 회로를 설계하는 강력한 방법입니다. assign 문과 연산자를 사용하여 회로의 기능을 표현하며, 회로의 동작을 데이터의 흐름을 중심으로 이해할 수 있게 해줍니다. 데이터플로우 모델링의 장점과 단점을 이해하고, 적절한 코딩 스타일을 적용하면 효율적이고 가독성이 높은 Verilog 코드를 작성할 수 있습니다.

데이터플로우 모델링은 복잡한 회로를 설계하는 데 유용하며, 하드웨어 설계를 위한 기본적인 기술입니다. 데이터플로우 모델링에 대한 이해를 바탕으로 다양한 조합 논리 회로를 설계하고, 더 나아가 디지털 시스템 설계를 위한 기반을 다질 수 있습니다.