Circuit
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회로 이론, 디지털/아날로그 IC, 전력전자, Verilog HDL까지 회로 관련 모든 학습 노트를 모았습니다.
Verilog & SystemVerilog
4-2. Verilog의 컴파일 지시어
`define, `include, `ifdef 등 Verilog 컴파일 지시어를 설명하고, 코드 관리 및 조건부 컴파일을 위한 활용법을 알아봅니다.
Verilog & SystemVerilog
5-3. 조합 논리 회로 모델링 - 동작 레벨 모델링
동작 레벨 모델링을 이용한 조합 논리 회로 설계 방법을 설명합니다. if-else, case 문을 사용하여 회로를 모델링합니다.
Verilog & SystemVerilog
4-1. Verilog의 태스크(Task)와 함수(Function)
Verilog의 태스크와 함수 정의 및 사용법을 설명합니다. 코드 재사용 및 모듈화를 위한 중요한 개념입니다.
Verilog & SystemVerilog
5-1. 조합 논리 회로 모델링 - 게이트 레벨 모델링
Verilog를 이용한 게이트 레벨 모델링 방법을 설명합니다. AND, OR, NOT 게이트 등 기본 게이트를 이용한 회로 설계 방법을 알아봅니다.
Verilog & SystemVerilog
5-2. 조합 논리 회로 모델링 - 데이터플로우 모델링
데이터플로우 모델링을 이용한 조합 논리 회로 설계 방법을 설명합니다. 할당 연산자를 사용하여 회로를 모델링합니다.
Verilog & SystemVerilog
5-4. 실습: 가산기 설계 (게이트 레벨, 데이터플로우, 동작 레벨)
가산기를 설계하는 실습을 통해 게이트 레벨, 데이터플로우, 동작 레벨 모델링을 비교하고 이해합니다.
Verilog & SystemVerilog
4-3. Verilog 시뮬레이션
Verilog 시뮬레이션의 기본 개념과 방법을 설명합니다. 시뮬레이션 도구 사용법 및 파형 분석 방법을 익힙니다.
Verilog & SystemVerilog
1-2. 디지털 시스템 설계 과정
Verilog를 이용한 디지털 시스템 설계의 전반적인 과정을 설명합니다. 설계, 시뮬레이션, 합성, 검증 단계를 소개합니다.
Electronic Circuit
9-1. 실제 Op-Amp의 한계: 오프셋, 바이어스 전류, 슬루율, 유한 이득
이상적인 Op-Amp와 실제 Op-Amp의 차이를 분석하고, 입력 오프셋 전압, 입력 바이어스 전류, 슬루율(Slew Rate), 유한 이득 등 비이상적인 특성들을 설명합니다.
Verilog & SystemVerilog
2-1. Verilog의 데이터 타입
Verilog에서 사용되는 다양한 데이터 타입(net, variable, integer, real 등)을 설명하고, 각 타입의 특징과 사용법을 알아봅니다.
Electronic Circuit
7-4. 능동 부하 차동 증폭기 및 공통 모드 제거비(CMRR) 향상
능동 부하를 사용하는 차동 증폭기의 장점을 분석하고, 공통 모드 제거비(CMRR)를 높여 잡음에 강한 증폭기를 설계하는 방법을 학습합니다.
Verilog & SystemVerilog
2-3. Verilog의 모듈과 인스턴스
모듈 정의, 포트 연결, 모듈 인스턴스화 방법을 설명합니다. 계층적 설계를 위한 핵심 개념을 다룹니다.
