1-3. Verilog HDL의 기본 문법

1. Verilog HDL 기본 문법 개요

Verilog HDL(Hardware Description Language)은 디지털 시스템을 설계하고, 시뮬레이션하며, 합성하기 위한 언어입니다. 마치 소프트웨어 프로그래밍 언어와 비슷하지만, 하드웨어의 특성을 고려하여 설계되었습니다. Verilog는 하드웨어의 구조와 동작을 텍스트 기반으로 표현할 수 있게 해주며, 복잡한 디지털 회로를 효율적으로 설계하고 검증하는 데 필수적인 도구입니다.

Verilog의 기본 문법을 이해하는 것은 디지털 시스템 설계를 위한 첫걸음입니다. 이 섹션에서는 Verilog의 핵심 요소인 모듈(module), 포트(port), 데이터 타입(data type), 연산자(operator)에 대해 자세히 살펴보겠습니다. 이러한 기본 문법을 통해 Verilog 코드를 작성하고, 디지털 회로를 모델링하는 데 필요한 기초를 다질 수 있습니다.

2. 모듈(Module)

1) 모듈의 개념과 역할

Verilog에서 모듈은 설계의 기본 구성 단위입니다. 마치 소프트웨어의 함수나 클래스와 유사한 역할을 하며, 독립적인 기능을 수행하는 회로 블록을 정의합니다. 모듈은 입출력 포트를 통해 다른 모듈과 연결되어 전체 시스템을 구성합니다. 각 모듈은 특정 기능을 수행하는 회로를 캡슐화하고 있으며, 이러한 모듈들을 조합하여 복잡한 시스템을 구축할 수 있습니다. 예를 들어, AND 게이트, OR 게이트, 플립플롭과 같은 기본적인 디지털 논리 소자도 모듈로 표현될 수 있으며, 이러한 모듈들을 연결하여 더 복잡한 회로를 구성할 수 있습니다.

2) 모듈 정의

모듈은 module 키워드로 시작하여 endmodule 키워드로 끝납니다. 모듈의 이름, 입출력 포트, 그리고 모듈 내부의 동작을 정의하는 코드로 구성됩니다.

module module_name (
    port_declarations
);

    // 내부 로직 (선언 및 구현)

endmodule

• module_name: 모듈의 이름을 지정합니다.
• port_declarations: 입출력 포트의 선언을 포함합니다. 각 포트는 input, output, inout 중 하나로 지정됩니다.
• // 내부 로직: 모듈 내부의 동작을 정의하는 코드가 여기에 위치합니다. 이 부분에는 assign 문, always 블록, 다른 모듈의 인스턴스 등이 포함될 수 있습니다.

3) 포트 선언

포트는 모듈의 외부와의 인터페이스를 정의합니다. 각 포트는 input, output, inout 세 가지 유형 중 하나로 선언됩니다.

• input: 모듈로 데이터를 입력받는 포트입니다.
• output: 모듈에서 외부로 데이터를 출력하는 포트입니다.
• inout: 양방향 포트로, 데이터를 입력받거나 출력할 수 있습니다. 주로 버스나 메모리 인터페이스에 사용됩니다.

module and_gate (
    input a,
    input b,
    output y
);

    assign y = a & b;  // AND 연산

endmodule

위의 예시는 간단한 AND 게이트를 나타내는 Verilog 모듈입니다. a와 b는 입력 포트이고, y는 출력 포트입니다. assign 문을 사용하여 y 값을 a와 b의 AND 연산 결과로 설정합니다.

3. 데이터 타입(Data Type)

1) 데이터 타입의 종류

Verilog는 하드웨어의 특성을 반영하여 다양한 데이터 타입을 제공합니다. 주요 데이터 타입으로는 wire, reg, integer, real 등이 있습니다.

• wire: 회로의 연결선을 나타냅니다. wire는 값을 저장하지 않고, 신호의 연결을 나타내는 데 사용됩니다. assign 문을 사용하여 값을 할당할 수 있습니다.
• reg: 값을 저장할 수 있는 변수를 나타냅니다. always 블록이나 initial 블록 안에서 값을 할당해야 합니다. 레지스터, 플립플롭, 래치 등을 모델링하는 데 사용됩니다.
• integer: 정수 값을 저장하는 데 사용됩니다. 주로 루프 카운터, 배열 인덱스 등에 활용됩니다.
• real: 실수 값을 저장하는 데 사용됩니다.
• time: 시뮬레이션 시간을 나타냅니다.
• parameter: 상수 값을 정의하는 데 사용됩니다.

2) 데이터 타입 사용 예시

module example (
    input clk,
    input reset,
    output reg q  // reg 타입의 출력
);

    reg [3:0] counter;  // 4비트 reg 타입
    wire enable;          // wire 타입

    always @(posedge clk or posedge reset) begin
        if (reset)
            q <= 1'b0;  // 1비트 0
        else
            q <= ~q;    // q 값 반전
    end

    assign enable = (counter == 4'd5) ? 1'b1 : 1'b0; // 조건부 할당

endmodule

위 예시에서 q는 reg 타입으로 선언되어 always 블록 내에서 값을 할당받습니다. counter는 4비트 reg 타입 변수이고, enable은 wire 타입으로, 조건에 따라 값이 결정됩니다.

4. 연산자(Operator)

1) 연산자의 종류

Verilog는 다양한 연산을 수행하기 위한 연산자를 제공합니다. 이러한 연산자들은 산술, 논리, 비트 단위, 관계, 축소 연산 등을 포함하며, 하드웨어 동작을 모델링하는 데 필수적입니다.

• 산술 연산자: + (덧셈), - (뺄셈), * (곱셈), / (나눗셈), % (나머지)
• 논리 연산자: && (논리 AND), || (논리 OR), ! (논리 NOT)
• 비트 연산자: & (비트 AND), | (비트 OR), ^ (비트 XOR), ~ (비트 NOT), ~& (비트 NAND), ~| (비트 NOR), ~^ 또는 ^~ (비트 XNOR)
• 관계 연산자: > (보다 큼), < (보다 작음), >= (크거나 같음), <= (작거나 같음), == (같음), != (같지 않음)
• 축소 연산자: & (AND 축소), | (OR 축소), ^ (XOR 축소), ~& (NAND 축소), ~| (NOR 축소), ~^ 또는 ^~ (XNOR 축소)
• 시프트 연산자: << (왼쪽 시프트), >> (오른쪽 시프트)
• 조건 연산자: ? : (삼항 연산자)

2) 연산자 우선순위

연산자 우선순위는 복잡한 표현식에서 연산의 순서를 결정합니다. 연산자 우선순위를 이해하는 것은 예상치 못한 결과를 방지하고, 코드의 가독성을 높이는 데 중요합니다. 괄호를 사용하여 명시적으로 연산 순서를 지정하는 것이 좋습니다.

3) 연산자 사용 예시

module operator_example (
    input a,
    input b,
    input [3:0] c,
    output reg y,
    output reg [3:0] z
);

    assign y = a && b;      // 논리 AND
    assign z = c << 1;      // 왼쪽 시프트 (c를 1비트 왼쪽으로)
    always @(*) begin
        if (a > b)
            z = c + 1;
        else
            z = c - 1;
    end
endmodule

위 예시에서는 다양한 연산자를 사용하여 값을 계산하고 있습니다. && 연산자는 논리 AND를 수행하고, << 연산자는 왼쪽 시프트를 수행합니다. always 블록 내에서는 관계 연산자를 사용하여 조건에 따라 다른 값을 할당합니다.

5. 간단한 예제: 2-bit Full Adder

1) Full Adder의 개념

Full Adder는 세 개의 입력(두 개의 비트와 이전 자리 올림수)을 받아 두 개의 출력(합과 자리 올림수)을 생성하는 조합 논리 회로입니다. Full Adder는 디지털 회로 설계의 기본적인 구성 요소이며, 덧셈 연산을 수행하는 데 사용됩니다.

2) Full Adder의 Verilog 코드

module full_adder (
    input a,
    input b,
    input cin,
    output sum,
    output cout
);

    assign sum  <mark class="highlight"><strong><u> a ^ b ^ cin;      // Sum </u></strong></mark> A XOR B XOR Cin
    assign cout <mark class="highlight"><strong><u> (a & b) | (cin & (a ^ b)); // Cout </u></strong></mark> (A AND B) OR (Cin AND (A XOR B))

endmodule

이 코드는 Full Adder의 동작을 구현합니다. a, b, cin은 입력 포트이고, sum과 cout은 출력 포트입니다. sum은 XOR 연산을 사용하여 계산되고, cout은 AND 및 OR 연산을 사용하여 계산됩니다.

3) 2-bit Full Adder의 Verilog 코드

2-bit Full Adder는 두 개의 Full Adder를 사용하여 2비트 덧셈을 수행합니다. 첫 번째 Full Adder는 두 입력 비트와 carry-in 비트를 더하고, 두 번째 Full Adder는 두 번째 입력 비트와 첫 번째 Full Adder에서 생성된 carry-out 비트를 더합니다.

module two_bit_adder (
    input [1:0] a,
    input [1:0] b,
    output [1:0] sum,
    output cout
);

    wire c1; // 첫 번째 full adder의 carry-out

    full_adder fa0 (
        .a(a[0]),
        .b(b[0]),
        .cin(1'b0), // initial carry-in is 0
        .sum(sum[0]),
        .cout(c1)
    );

    full_adder fa1 (
        .a(a[1]),
        .b(b[1]),
        .cin(c1),
        .sum(sum[1]),
        .cout(cout)
    );

endmodule

이 코드에서는 두 개의 full_adder 모듈을 인스턴스화하여 2비트 덧셈을 수행합니다. fa0은 첫 번째 Full Adder이고, fa1은 두 번째 Full Adder입니다. 첫 번째 Full Adder의 carry-out은 두 번째 Full Adder의 carry-in으로 연결됩니다.

그림 1은 2-bit Full Adder의 아키텍처 다이어그램을 보여줍니다. 이 다이어그램은 두 개의 Full Adder 모듈이 어떻게 연결되어 2비트 덧셈을 수행하는지 시각적으로 보여줍니다. 각 Full Adder 모듈은 두 개의 입력 비트와 carry-in 비트를 받아 sum과 carry-out을 출력합니다. 두 개의 Full Adder를 직렬로 연결하여 2비트 덧셈을 수행하고, 각 Full Adder의 입력과 출력 연결을 명확하게 표시합니다.

6. 결론

Verilog HDL의 기본 문법은 디지털 시스템 설계를 위한 핵심적인 기반을 제공합니다. 모듈, 포트, 데이터 타입, 연산자를 이해하고 활용함으로써 복잡한 하드웨어 시스템을 모델링하고 구현할 수 있습니다. 본 문서에서 제시된 예제와 설명을 바탕으로, Verilog 코딩 능력을 향상시키고 실제 설계에 적용할 수 있기를 바랍니다. 꾸준한 연습과 다양한 예제를 통해 Verilog에 대한 이해도를 높이는 것이 중요합니다.