2026-01-25 | 5 min read | 200 | Verilog 조합 논리 동작 레벨 모델링

5-3. 조합 논리 회로 모델링 - 동작 레벨 모델링

1. 동작 레벨 모델링의 이해

조합 논리 회로는 입력 신호의 현재 값에만 의존하여 출력을 결정하는 회로입니다. 이전의 상태나 클럭 신호의 영향을 받지 않기 때문에, 회로의 동작을 표현하는 방법 또한 간결합니다. 동작 레벨 모델링은 이러한 조합 논리 회로를 설계하는 데 매우 효과적인 방법 중 하나입니다. 동작 레벨 모델링은 if-else 문과 case 문과 같은 고급 언어 구문을 사용하여 회로의 동작을 직관적으로 표현합니다. 이는 하드웨어 기술 언어(HDL)를 사용하여 회로를 설계하는 데 있어 추상화 수준을 높여주며, 복잡한 회로를 모델링하고 이해하는 것을 용이하게 합니다.

조합 논리 회로의 기본 개념 설명 후

조합 논리 회로의 동작을 이해하기 위해, 가장 기본적인 게이트들을 살펴보겠습니다. AND, OR, NOT, XOR 게이트는 조합 논리 회로의 기본 구성 요소입니다. 각 게이트는 입력 신호의 조합에 따라 정의된 논리 연산을 수행하며, 그 결과로 출력 신호를 생성합니다. 이러한 게이트들의 동작은 진리표(truth table)로 명확하게 정의됩니다. 예를 들어, AND 게이트는 두 개의 입력이 모두 1일 때만 1을 출력하고, 그렇지 않으면 0을 출력합니다. OR 게이트는 두 입력 중 하나라도 1이면 1을 출력합니다. NOT 게이트는 입력 신호를 반전시켜 출력합니다. XOR 게이트는 두 입력이 서로 다를 경우에만 1을 출력합니다. 동작 레벨 모델링은 이러한 기본 게이트들을 기반으로 하여 복잡한 회로를 구축하는 과정을 간소화합니다.

2. `if-else` 문을 이용한 모델링

if-else 문은 조건에 따라 다른 동작을 수행하도록 하는 데 사용됩니다. 이는 프로그래밍 언어에서와 마찬가지로, Verilog에서도 회로의 동작을 조건부로 표현하는 데 매우 유용합니다. if-else 문을 사용하면 입력 신호의 값에 따라 출력 신호를 결정하는 조합 논리 회로를 쉽게 모델링할 수 있습니다.

1) `if-else` 문의 기본 구조

if-else 문의 기본 구조는 다음과 같습니다.

if (condition) begin
  // statement_1;
  // statement_2;
  // ...
end else if (condition_2) begin
  // statement_3;
  // ...
end else begin
  // default_statement;
  // ...
end

여기서 condition은 참 또는 거짓으로 평가될 수 있는 표현식입니다. condition이 참이면 begin과 end 블록 사이의 문장들이 실행되고, condition이 거짓이고 else if 조건이 있다면 해당 조건이 평가됩니다. 만약 모든 조건이 거짓이면 else 블록에 있는 문장들이 실행됩니다. else 블록은 선택 사항입니다.

2) 예제: 2-to-1 멀티플렉서

2-to-1 멀티플렉서(MUX)는 두 개의 입력 중 하나를 선택 신호의 값에 따라 출력으로 내보내는 회로입니다. if-else 문을 사용하여 이를 모델링할 수 있습니다.

module mux2to1 (
  input  wire      a,
  input  wire      b,
  input  wire      sel,
  output reg       y
);

  always @(*) begin
    if (sel == 1'b0) begin
      y = a;
    end else begin
      y = b;
    end
  end

endmodule

이 코드에서 sel 신호가 0이면 a가 출력 y로 전달되고, sel 신호가 1이면 b가 y로 전달됩니다. always @(*) 블록은 입력 신호의 변화에 따라 실행되며, 이는 조합 논리 회로의 동작을 모델링하는 데 사용됩니다. reg 타입은 always 블록 내에서 값을 할당받는 출력 신호에 사용됩니다.

2-to-1 멀티플렉서 설명 후

위의 예제는 2-to-1 멀티플렉서의 동작을 명확하게 보여줍니다. sel 신호의 값에 따라 a 또는 b 입력이 출력 y로 선택됩니다.

3. `case` 문을 이용한 모델링

case 문은 여러 가지 조건 중 하나를 선택하는 데 사용됩니다. if-else 문과 유사하지만, 여러 개의 가능한 값에 대해 동일한 동작을 수행해야 할 때 더욱 간결하고 가독성이 높은 코드를 작성할 수 있습니다.

1) `case` 문의 기본 구조

case 문의 기본 구조는 다음과 같습니다.

case (expression)
  value_1 : statement_1;
  value_2 : statement_2;
  ...
  default : default_statement;
endcase

expression은 평가될 표현식이며, value_1, value_2 등은 expression의 가능한 값들입니다. expression의 값이 value_i와 일치하면 statement_i가 실행됩니다. default 문은 expression의 값이 어떤 value와도 일치하지 않을 때 실행됩니다. default 문은 선택 사항입니다.

2) 예제: 4-to-1 멀티플렉서

4-to-1 멀티플렉서는 네 개의 입력 중 하나를 두 개의 선택 신호의 값에 따라 출력으로 내보내는 회로입니다. case 문을 사용하여 이를 모델링할 수 있습니다.

module mux4to1 (
  input  wire      a,
  input  wire      b,
  input  wire      c,
  input  wire      d,
  input  wire [1:0] sel,
  output reg       y
);

  always @(*) begin
    case (sel)
      2'b00 : y = a;
      2'b01 : y = b;
      2'b10 : y = c;
      2'b11 : y = d;
      default : y = 1'bx; // x는 don't care 상태
    endcase
  end

endmodule

이 코드에서 sel 신호의 값에 따라 a, b, c, 또는 d 입력이 출력 y로 선택됩니다. default 문은 sel 신호가 유효하지 않은 값을 가질 경우(예: 시뮬레이션 환경에서 초기화되지 않은 상태) 출력 y를 x (don't care) 상태로 설정합니다.

위의 예제는 4-to-1 멀티플렉서의 동작을 case 문을 사용하여 간결하게 표현합니다. 선택 신호 sel의 각 값에 대해 해당하는 입력이 출력으로 선택됩니다.

4. `if-else`와 `case` 문의 비교

if-else 문과 case 문은 모두 조건부 동작을 모델링하는 데 사용되지만, 몇 가지 중요한 차이점이 있습니다.

1) 가독성

case 문은 여러 개의 가능한 값에 대해 동일한 동작을 수행해야 할 때 if-else 문보다 더 가독성이 좋습니다. case 문은 각 조건과 해당 동작을 명확하게 나열하기 때문에, 회로의 동작을 쉽게 이해할 수 있습니다.

2) 성능

일반적으로 case 문은 하드웨어로 합성될 때 if-else 문보다 더 효율적인 회로를 생성할 수 있습니다. 이는 case 문이 병렬로 평가될 수 있는 반면, if-else 문은 순차적으로 평가되기 때문입니다.

3) 유연성

if-else 문은 더 복잡한 조건(예: 범위 검사)을 표현하는 데 유용합니다. case 문은 일반적으로 특정 값에 대한 일치를 검사하는 데 사용됩니다.

5. 동작 레벨 모델링의 장점

동작 레벨 모델링은 다음과 같은 장점을 제공합니다.

추상화: 회로의 동작을 높은 수준에서 표현할 수 있어, 설계 과정의 복잡성을 줄여줍니다.
가독성: if-else 문과 case 문을 사용하면 회로의 동작을 직관적으로 이해할 수 있습니다.
유연성: 다양한 종류의 조합 논리 회로를 모델링할 수 있습니다.
디버깅 용이성: 모델의 논리적 오류를 쉽게 식별하고 수정할 수 있습니다.

6. 주의사항과 트러블슈팅

동작 레벨 모델링을 사용할 때 몇 가지 주의해야 할 사항이 있습니다.

always @(*) 블록: always @(*) 블록은 입력 신호의 변화에 따라 실행되므로, 조합 논리 회로를 모델링하는 데 적합합니다. 하지만, always @(posedge clk) 와 같은 구문을 사용하면 순차 논리 회로를 모델링하게 되므로 주의해야 합니다.
reg 타입: always 블록 내에서 값을 할당받는 출력 신호는 reg 타입으로 선언해야 합니다.
완전한 조건: if-else 문과 case 문을 사용할 때 모든 가능한 입력 조건에 대해 출력이 정의되도록 해야 합니다. 그렇지 않으면, 시뮬레이션이나 합성에 문제가 발생할 수 있습니다. default 문을 사용하는 것이 좋은 방법입니다.
잠금(Latch) 회로: if-else 문이나 case 문에서 모든 가능한 조건에 대해 출력 신호가 할당되지 않으면, 의도하지 않은 잠금 회로가 생성될 수 있습니다.

7. 결론

동작 레벨 모델링은 Verilog를 사용하여 조합 논리 회로를 설계하는 강력한 방법입니다. if-else 문과 case 문을 사용하여 회로의 동작을 간결하고 직관적으로 표현할 수 있으며, 이를 통해 회로 설계의 효율성을 높일 수 있습니다. 동작 레벨 모델링의 장점을 이해하고, 주의사항을 숙지하면, 더욱 정확하고 효율적인 조합 논리 회로를 설계할 수 있습니다.