6-2. 순차 논리 회로 모델링 - 래치

1. 래치(Latch)의 개념과 배경

순차 논리 회로는 이전 상태를 기억하는 기능을 가진 디지털 회로입니다. 이러한 기억 능력은 디지털 시스템의 핵심이며, 래치(Latch)와 플립플롭(Flip-flop)은 순차 논리 회로의 가장 기본적인 두 가지 구성 요소입니다. 래치는 입력 신호에 따라 출력이 바뀌는 회로로, 특정 조건에서 입력을 반영하여 상태를 저장합니다. 쉽게 말해, 래치는 "메모리 셀 "역할을 수행하며, 디지털 시스템에서 데이터를 임시로 저장하고 관리하는 데 필수적입니다.

래치를 이해하기 위해서는 디지털 회로의 기본 개념인 '피드백(Feedback)'에 대한 이해가 필요합니다. 래치는 피드백 루프를 활용하여 이전의 출력 값을 다시 입력으로 사용하여 현재 상태를 유지합니다. 이러한 피드백 메커니즘은 래치가 입력 신호의 변화에 반응하여 상태를 변경하고, 입력이 변경되지 않는 한 그 상태를 유지할 수 있도록 합니다.

2. 래치의 동작 원리

래치의 동작 원리는 입력 신호와 클럭 신호의 유무에 따라 달라집니다. 래치는 클럭 신호가 없는 비동기식(Asynchronous) 순차 논리 회로로 분류됩니다. 즉, 입력 신호의 변화에 즉각적으로 반응하며, 클럭의 에지(Edge)에 의존하지 않고 언제든지 상태가 변경될 수 있습니다.

1) SR 래치(Set-Reset Latch)

SR 래치는 가장 기본적인 래치 형태이며, 두 개의 입력 S (Set)와 R (Reset)을 가집니다.

• S=1, R=0: 출력 Q를 1로 설정 (Set)
• S=0, R=1: 출력 Q를 0으로 설정 (Reset)
• S=0, R=0: 이전 상태 유지 (No change)
• S=1, R=1: 부정의 상태 (Invalid, 미정의 상태)

SR 래치는 두 개의 NAND 게이트 또는 NOR 게이트를 사용하여 구현할 수 있습니다.

SR 래치의 동작은 다음과 같습니다. S 입력이 1이 되면, Q 출력은 1로 설정됩니다. R 입력이 1이 되면, Q 출력은 0으로 설정됩니다. S와 R이 모두 0이면, Q는 이전 값을 유지합니다. 문제는 S와 R이 동시에 1이 되는 경우, 출력 Q와 Q' 모두 0이 되어 정의되지 않은 상태가 된다는 것입니다. 이는 SR 래치의 주요 문제점 중 하나입니다.

2) D 래치(Data Latch)

D 래치는 SR 래치의 문제점을 해결하기 위해 고안되었습니다. D 래치는 하나의 데이터 입력 D와 Enable 신호(또는 Clock 신호)를 가집니다. Enable 신호가 활성화되면, D 입력의 값이 Q 출력으로 전달되고, Enable 신호가 비활성화되면 Q는 이전 값을 유지합니다.

D 래치의 동작은 다음과 같습니다.

• Enable <mark class="highlight"><strong><u> 1: Q D
• Enable <mark class="highlight"><strong><u> 0: Q 이전 값

D 래치는 Enable 신호의 레벨에 따라 동작하며, Enable이 활성화된 동안에는 입력 D의 값이 출력 Q에 지속적으로 반영됩니다.

3. 래치와 플립플롭의 비교

래치와 플립플롭은 모두 데이터를 저장하는 순차 논리 소자이지만, 동작 방식과 타이밍 측면에서 차이가 있습니다. 플립플롭은 클럭 신호의 에지(상승 또는 하강)에서만 입력을 반영하여 상태를 변경합니다. 즉, 플립플롭은 클럭에 동기화된 동작을 수행하며, 데이터가 안정적으로 전달되도록 보장합니다. 반면, 래치는 클럭 신호 없이, 입력 신호의 변화에 즉각적으로 반응합니다.

투명성(Transparency)은 래치의 중요한 특징입니다. D 래치의 경우, Enable 신호가 활성화되어 있는 동안 입력 D의 값이 출력 Q에 지속적으로 반영됩니다. 이 기간 동안 래치는 "투명"하다고 말하며, 입력의 변화가 즉시 출력에 반영됩니다. 반면, 플립플롭은 클럭 에지에서만 데이터를 캡처하므로, 클럭이 없는 동안에는 입력의 변화가 출력에 영향을 미치지 않습니다.

플립플롭은 래치보다 더 복잡한 구조를 가지지만, 클럭 동기화를 통해 데이터의 안정성을 확보합니다. 플립플롭은 시스템 전체의 타이밍을 제어하고, 데이터 전송 과정에서 발생할 수 있는 글리치(glitch)와 레이스(race) 컨디션을 방지하는 데 효과적입니다. 이러한 특성 때문에 플립플롭은 복잡한 디지털 시스템 설계에 널리 사용됩니다.

4. 래치의 Verilog 모델링

래치는 Verilog에서 다양한 방식으로 모델링할 수 있습니다. 가장 간단한 방법은 always 블록과 if-else 문을 사용하여 래치의 동작을 기술하는 것입니다. 다음은 D 래치의 Verilog 모델링 예시입니다.

module d_latch (
  input  D,
  input  Enable,
  output reg Q
);

  always @(*) begin
    if (Enable) begin
      Q = D;
    end else begin
      // Q stays at previous value
    end
  end

endmodule

위 코드에서 always @(*)는 모든 입력 신호의 변화에 반응하는 조합 논리 블록을 정의합니다. if-else 문을 사용하여 Enable 신호의 상태에 따라 Q의 값을 설정합니다. Enable이 활성화되면 Q는 D의 값을 따라가고, Enable이 비활성화되면 Q는 이전 값을 유지합니다.

주의할 점은 래치를 Verilog로 모델링할 때, 래치의 투명성을 정확하게 반영해야 한다는 것입니다. 래치는 클럭 신호가 없기 때문에, 입력 신호의 변화에 즉각적으로 반응해야 합니다. 플립플롭과 달리, 래치는 클럭 에지를 기다리지 않고 입력이 변경되는 즉시 출력을 업데이트합니다.

5. 래치의 활용 사례

래치는 다양한 디지털 시스템에서 사용됩니다.

• 메모리 셀: 래치는 데이터를 저장하는 기본적인 메모리 셀로 사용될 수 있습니다. 여러 개의 래치를 연결하여 메모리 어레이를 구성할 수 있습니다.
• 데이터 저장: 래치는 디지털 시스템에서 데이터를 일시적으로 저장하는 데 사용됩니다. 예를 들어, CPU의 레지스터나 임시 저장 공간으로 활용될 수 있습니다.
• 제어 신호 생성: 래치는 제어 신호를 생성하고 유지하는 데 사용될 수 있습니다. 시스템의 동작을 제어하기 위한 신호를 생성하고, 필요에 따라 해당 신호를 유지하는 데 유용합니다.

6. 주의사항 및 트러블슈팅

래치를 설계하고 사용할 때 몇 가지 주의해야 할 사항이 있습니다.

• 글리치(Glitch): 래치는 클럭 신호가 없기 때문에, 입력 신호의 변화에 즉각적으로 반응합니다. 이로 인해 입력 신호가 동시에 변경될 경우, 짧은 시간 동안 잘못된 출력이 발생할 수 있습니다. 이러한 현상을 글리치라고 합니다.
• 레이스(Race) 컨디션: 래치는 클럭 신호가 없기 때문에, 데이터가 예상치 못한 타이밍에 변경될 수 있습니다. 이는 레이스 컨디션을 유발하여, 시스템의 오작동을 초래할 수 있습니다.
• 설계 복잡도 증가: 래치는 플립플롭보다 간단하지만, 시스템의 복잡도가 증가함에 따라 타이밍 분석과 관리가 어려워질 수 있습니다. 특히, 대규모 디지털 시스템에서는 래치의 사용이 예상치 못한 문제를 야기할 수 있습니다.

트러블슈팅의 경우, 래치 기반 시스템에서 문제가 발생하면, 시뮬레이션을 통해 입력 신호의 변화와 출력의 반응을 면밀히 분석해야 합니다. 예상치 못한 글리치나 레이스 컨디션이 있는지 확인하고, 필요하다면 플립플롭 기반 설계로 변경하는 것을 고려해야 합니다. 타이밍 제약 조건을 정확하게 파악하고, 시스템 전체의 타이밍을 엄격하게 관리하는 것이 중요합니다.

7. 결론

래치는 디지털 회로의 기본적인 순차 논리 소자로서, 데이터를 저장하고 유지하는 핵심적인 기능을 수행합니다. SR 래치, D 래치 등 다양한 형태가 있으며, 래치의 동작 원리를 이해하는 것은 디지털 시스템 설계의 중요한 기초입니다. 래치는 클럭 신호가 없는 비동기식 소자로서, 입력 신호의 변화에 즉각적으로 반응하며, 메모리 셀, 데이터 저장, 제어 신호 생성 등 다양한 분야에서 활용됩니다. 래치를 설계하고 사용할 때, 글리치와 레이스 컨디션과 같은 잠재적인 문제를 주의해야 하며, 시스템의 복잡도와 타이밍 제약 조건을 고려하여 적절한 설계를 선택해야 합니다.