Verilog & SystemVerilog
Verilog와 SystemVerilog로 디지털 회로를 설계하고 시뮬레이션하는 방법을 실습 예제와 함께 정리합니다.
Verilog & SystemVerilog
4-1. Verilog의 태스크(Task)와 함수(Function)
Verilog의 태스크와 함수 정의 및 사용법을 설명합니다. 코드 재사용 및 모듈화를 위한 중요한 개념입니다.
Verilog & SystemVerilog
4-2. Verilog의 컴파일 지시어
`define, `include, `ifdef 등 Verilog 컴파일 지시어를 설명하고, 코드 관리 및 조건부 컴파일을 위한 활용법을 알아봅니다.
Verilog & SystemVerilog
4-3. Verilog 시뮬레이션
Verilog 시뮬레이션의 기본 개념과 방법을 설명합니다. 시뮬레이션 도구 사용법 및 파형 분석 방법을 익힙니다.
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5-1. 조합 논리 회로 모델링 - 게이트 레벨 모델링
Verilog를 이용한 게이트 레벨 모델링 방법을 설명합니다. AND, OR, NOT 게이트 등 기본 게이트를 이용한 회로 설계 방법을 알아봅니다.
Verilog & SystemVerilog
5-2. 조합 논리 회로 모델링 - 데이터플로우 모델링
데이터플로우 모델링을 이용한 조합 논리 회로 설계 방법을 설명합니다. 할당 연산자를 사용하여 회로를 모델링합니다.
Verilog & SystemVerilog
5-3. 조합 논리 회로 모델링 - 동작 레벨 모델링
동작 레벨 모델링을 이용한 조합 논리 회로 설계 방법을 설명합니다. if-else, case 문을 사용하여 회로를 모델링합니다.
Verilog & SystemVerilog
5-4. 실습: 가산기 설계 (게이트 레벨, 데이터플로우, 동작 레벨)
가산기를 설계하는 실습을 통해 게이트 레벨, 데이터플로우, 동작 레벨 모델링을 비교하고 이해합니다.
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1-1. Verilog HDL 소개
Verilog HDL의 역사, 특징, 사용 분야를 간략하게 소개합니다. 디지털 시스템 설계에 Verilog가 어떻게 활용되는지 알아봅니다.
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1-2. 디지털 시스템 설계 과정
Verilog를 이용한 디지털 시스템 설계의 전반적인 과정을 설명합니다. 설계, 시뮬레이션, 합성, 검증 단계를 소개합니다.
Verilog & SystemVerilog
1-3. Verilog HDL의 기본 문법
Verilog의 기본 문법인 모듈, 포트, 데이터 타입, 연산자 등을 설명합니다. 간단한 예제를 통해 기본 문법을 익힙니다.
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2-1. Verilog의 데이터 타입
Verilog에서 사용되는 다양한 데이터 타입(net, variable, integer, real 등)을 설명하고, 각 타입의 특징과 사용법을 알아봅니다.
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2-2. Verilog 연산자
Verilog에서 제공하는 다양한 연산자(산술, 논리, 비트 단위, 관계, 축소 등)를 종류별로 설명하고 예제를 통해 이해를 돕습니다.