3-2. Verilog의 구문 (Statement) - case 구문

1. case 문의 이해와 필요성

Verilog에서 case 구문은 다중 조건 처리를 위한 강력한 도구입니다. if-else 구문으로도 동일한 기능을 구현할 수 있지만, case 구문은 코드를 더 간결하고 가독성 있게 만들어줍니다. 특히 여러 개의 조건을 동시에 검사해야 하는 상황에서 case 구문은 코드의 복잡성을 줄이고 오류 발생 가능성을 낮춰줍니다. 디지털 시스템 설계에서 case 구문은 상태 머신(State Machine) 구현, 디코더(Decoder) 설계, 명령 해독기(Instruction Decoder) 등 다양한 분야에서 핵심적인 역할을 합니다.

예를 들어, 4개의 서로 다른 상태를 갖는 상태 머신을 설계한다고 가정해 봅시다. 각 상태에 따라 다른 동작을 수행해야 한다면, case 구문을 사용하여 각 상태에 대한 동작을 명확하게 정의할 수 있습니다. case 구문은 입력 신호의 값에 따라 실행 흐름을 제어하므로, 특정 입력 값에 따라 다른 동작을 수행해야 하는 회로를 구현하는 데 매우 유용합니다.

2. case 구문의 기본 구조

case 구문의 기본 구조는 다음과 같습니다.

case (expression)
  case_item1: statement1;
  case_item2: statement2;
  ...
  default: statement_default;
endcase

• expression: 평가될 표현식입니다. 일반적으로 case 문의 제어 변수(control variable)로 사용되며, 입력 신호, 내부 신호 또는 표현식의 결과가 될 수 있습니다.
• case_item: expression의 값과 비교될 값입니다. 상수, 리터럴, 또는 상수 표현식이 될 수 있습니다.
• statement: case_item과 expression의 값이 일치할 경우 실행될 Verilog 문장입니다. 단일 문장 또는 begin-end 블록으로 묶인 여러 문장이 될 수 있습니다.
• default: expression의 값이 어떤 case_item과도 일치하지 않을 경우 실행될 문장입니다. 선택적으로 사용할 수 있으며, 모든 case 구문에서 default 문을 사용하는 것이 좋습니다.

동작 방식: case 구문은 expression의 값을 각 case_item과 차례대로 비교합니다. 일치하는 case_item이 발견되면 해당 statement가 실행되고, case 구문은 종료됩니다. 만약 어떤 case_item과도 일치하지 않으면, default 문이 실행됩니다.

3. case 구문의 종류

Verilog는 세 가지 유형의 case 구문을 제공합니다. 각 유형은 expression 값과 case_item 간의 비교 방식에 차이가 있습니다.

1) 일반 case (case)

일반 case 구문은 expression과 case_item 간의 정확한 일치를 비교합니다. expression의 비트가 case_item의 해당 비트와 정확히 일치해야 해당 case_item에 해당하는 statement가 실행됩니다.

case (opcode)
  2'b00: begin
           operation = ADD;
           result = operand1 + operand2;
         end
  2'b01: begin
           operation = SUB;
           result = operand1 - operand2;
         end
  2'b10: begin
           operation = MUL;
           result = operand1 * operand2;
         end
  default: begin
              operation = INVALID;
              result = 0;
           end
endcase

위 예시에서 opcode가 2'b00일 때 ADD 연산이 수행되고, 2'b01일 때 SUB 연산이 수행됩니다. 만약 opcode가 2'b11이라면 default 문이 실행되어 INVALID 연산으로 처리됩니다.

2) case 문 예시: 4-bit 입력 디코더

4비트 입력 신호 input_data에 따라 다른 출력을 생성하는 디코더를 case 구문을 사용하여 구현할 수 있습니다.

module decoder (
  input  [3:0] input_data,
  output [15:0] output_data
);

  reg [15:0] output_data;

  always @(*) begin
    case (input_data)
      4'b0000: output_data = 16'b0000_0000_0000_0001; // 1
      4'b0001: output_data = 16'b0000_0000_0000_0010; // 2
      4'b0010: output_data = 16'b0000_0000_0000_0100; // 4
      4'b0011: output_data = 16'b0000_0000_0000_1000; // 8
      4'b0100: output_data = 16'b0000_0000_0001_0000; // 16
      4'b0101: output_data = 16'b0000_0000_0010_0000; // 32
      4'b0110: output_data = 16'b0000_0000_0100_0000; // 64
      4'b0111: output_data = 16'b0000_0000_1000_0000; // 128
      4'b1000: output_data = 16'b0000_0001_0000_0000; // 256
      4'b1001: output_data = 16'b0000_0010_0000_0000; // 512
      4'b1010: output_data = 16'b0000_0100_0000_0000; // 1024
      4'b1011: output_data = 16'b0000_1000_0000_0000; // 2048
      4'b1100: output_data = 16'b0001_0000_0000_0000; // 4096
      4'b1101: output_data = 16'b0010_0000_0000_0000; // 8192
      4'b1110: output_data = 16'b0100_0000_0000_0000; // 16384
      4'b1111: output_data = 16'b1000_0000_0000_0000; // 32768
      default: output_data = 16'b0; // 모든 비트 0
    endcase
  end

endmodule

위 예제는 input_data의 값에 따라 output_data의 특정 비트를 1로 설정합니다. 예를 들어, input_data가 4'b0010이면 output_data의 세 번째 비트가 1이 됩니다. default 문은 입력 값이 정의되지 않은 경우 output_data를 0으로 설정합니다.

3) casez 구문

casez 구문은 case 구문의 변형으로, case_item에서 z (high-impedance, 고임피던스) 또는 ? (don't care)로 표시된 비트는 비교에서 무시됩니다. 이는 expression의 특정 비트가 중요하지 않은 경우 유용합니다.

casez (instruction)
  4'b000z: begin
             // ...
           end
  4'b001?: begin
             // ...
           end
  default: begin
             // ...
           end
endcase

위 예시에서 instruction의 최하위 비트가 z 또는 ?로 지정되었으므로, 해당 비트 값에 관계없이 비교가 이루어집니다. instruction의 상위 세 비트가 000인 경우 첫 번째 case_item이 선택되고, 상위 세 비트가 001인 경우 두 번째 case_item이 선택됩니다.

4) casex 구문

casex 구문은 casez 구문의 확장으로, case_item에서 x (unknown, 불확정)와 z (high-impedance) 모두를 비교에서 무시합니다. 이는 expression의 일부 비트가 x 또는 z일 때, 해당 비트의 값을 고려하지 않고 비교를 수행해야 하는 경우에 유용합니다.

casex (state)
  3'b0xx: begin
            // state가 000, 001, 010, 011인 경우
          end
  3'b10x: begin
            // state가 100, 101인 경우
          end
  default: begin
            // 나머지 경우
          end
endcase

위 예시에서 state의 최하위 비트가 x로 지정되었으므로, 해당 비트 값에 관계없이 비교가 이루어집니다.

4. case 구문의 활용

case 구문은 다양한 디지털 회로를 설계하는 데 활용될 수 있습니다. 다음은 case 구문의 일반적인 활용 사례입니다.

1) 상태 머신 (State Machine)

상태 머신은 디지털 시스템의 동작을 제어하는 데 사용되는 핵심적인 구성 요소입니다. case 구문은 상태 머신을 구현하는 데 매우 유용합니다. 각 상태에 해당하는 동작을 case 문의 각 case_item으로 정의하고, 현재 상태를 expression으로 사용하여 상태 전환과 관련된 동작을 구현할 수 있습니다.

reg [1:0] state; // 현재 상태
always @(posedge clk) begin
  case (state)
    STATE_IDLE: begin
      if (start) begin
        state <= STATE_RUNNING;
        // ... 시작 동작 ...
      end
    end
    STATE_RUNNING: begin
      // ... 실행 중 동작 ...
      if (done) begin
        state <= STATE_IDLE;
        // ... 완료 동작 ...
      end
    end
    default: state <= STATE_IDLE;
  endcase
end

2) 디코더 (Decoder)

디코더는 입력 신호를 해석하여 해당 신호에 대한 특정 동작을 수행하는 데 사용됩니다. case 구문을 사용하면 입력 신호의 값에 따라 다른 출력을 생성하는 디코더를 간단하게 구현할 수 있습니다. 위에서 예시로 보여드린 4비트 입력 디코더가 그 예시입니다.

3) 명령어 해독기 (Instruction Decoder)

프로세서에서 명령어 해독기는 명령어의 opcode를 해석하여 해당 명령어에 대한 연산을 수행합니다. case 구문을 사용하여 opcode에 따라 다른 연산을 수행하는 명령어 해독기를 설계할 수 있습니다.

case (instruction_opcode)
  ADD: begin
         result = operand1 + operand2;
       end
  SUB: begin
         result = operand1 - operand2;
       end
  MUL: begin
         result = operand1 * operand2;
       end
  default: begin
             // ... 오류 처리 ...
           end
endcase

5. case 구문 사용 시 주의사항

case 구문을 사용할 때 다음과 같은 사항에 유의해야 합니다.

1) default 문의 필요성

모든 case 구문에는 default 문을 포함하는 것이 좋습니다. default 문은 expression의 값이 어떤 case_item과도 일치하지 않을 때 실행됩니다. default 문을 사용하면 예상치 못한 입력 값에 대한 처리를 정의하여 설계의 안정성을 높이고 예기치 않은 동작을 방지할 수 있습니다.

2) 중복된 case_item

case 구문 내에서 중복된 case_item을 사용하지 않도록 주의해야 합니다. 중복된 case_item이 있는 경우, 첫 번째 일치하는 case_item에 해당하는 statement만 실행되고, 다른 중복된 case_item은 무시됩니다. 이는 설계 오류로 이어질 수 있으므로, 중복된 case_item이 없는지 항상 확인해야 합니다.

3) 완전한 case 구문

expression의 모든 가능한 값에 대해 case_item을 제공하거나, default 문을 사용하여 모든 경우를 처리해야 합니다. 이를 통해 예상치 못한 입력 값에 대한 동작을 정의하고, 설계의 완전성을 보장할 수 있습니다. 만약 특정 입력 값에 대한 처리가 정의되지 않은 경우, 시뮬레이션이나 합성을 할 때 예상치 못한 결과가 발생할 수 있습니다.

4) casez 및 casex의 신중한 사용

casez 및 casex 구문은 유연성을 제공하지만, 신중하게 사용해야 합니다. z 또는 x를 사용하는 경우, 해당 비트의 값을 고려하지 않으므로, 의도하지 않은 동작이 발생할 수 있습니다. casez 및 casex 구문을 사용할 때는 각 case_item의 의미를 명확하게 이해하고, 설계 의도에 맞게 사용하는 것이 중요합니다.

6. case 구문과 if-else 구문의 비교

case 구문과 if-else 구문은 모두 다중 조건 처리를 위해 사용될 수 있습니다. 하지만 case 구문은 if-else 구문에 비해 몇 가지 장점을 가지고 있습니다.

1) 가독성

case 구문은 여러 개의 조건을 명확하게 나열하여 코드를 더 가독성 있게 만듭니다. if-else 구문은 중첩될 경우 코드가 복잡해지고 이해하기 어려워질 수 있습니다.

2) 간결성

case 구문은 if-else 구문에 비해 코드를 더 간결하게 만들 수 있습니다. 특히 여러 개의 조건을 동시에 검사해야 하는 경우, case 구문은 코드의 양을 줄여줍니다.

3) 합성 효율성

일부 합성 도구는 case 구문을 사용하여 더 효율적인 회로를 생성할 수 있습니다. case 구문은 하드웨어 구현에 최적화된 형태로 변환될 수 있습니다.

하지만 if-else 구문은 더 유연한 조건을 표현할 수 있습니다. 복잡한 조건이나 범위 조건을 처리해야 하는 경우 if-else 구문이 더 적합할 수 있습니다.

7. 결론

case 구문은 Verilog에서 다중 조건 처리를 위한 강력한 도구입니다. case 구문을 사용하면 코드를 더 간결하고 가독성 있게 만들 수 있으며, 다양한 디지털 회로를 설계하는 데 활용할 수 있습니다. case 구문의 기본 구조, 종류, 활용 사례, 그리고 주의사항을 이해하고 적절하게 사용하면, 디지털 시스템 설계를 더욱 효과적으로 수행할 수 있습니다. 특히, 상태 머신 설계, 디코더 구현, 명령어 해독기 개발 등 다양한 분야에서 case 구문은 필수적인 도구입니다. casez와 casex 구문을 적절히 활용하여 설계를 유연하게 만들 수도 있습니다. 하지만 case 구문 사용 시, default 문의 필요성, 중복된 case_item의 방지, 완전한 case 구문의 구현, 그리고 casez와 casex의 신중한 사용을 잊지 않도록 해야 합니다.