5-1. 조합 논리 회로 모델링 - 게이트 레벨 모델링

1. 조합 논리 회로의 이해

조합 논리 회로는 입력 신호의 현재 값에만 의존하여 출력을 결정하는 디지털 회로의 기본 구성 요소입니다. 이는 회로의 "과거" 상태를 기억하는 요소, 즉 메모리가 없다는 것을 의미합니다. 이러한 특성 때문에 조합 논리 회로는 "메모리가 없는(stateless)" 회로라고도 불립니다. 이러한 회로는 산술 연산, 데이터 선택, 디코딩 등 다양한 디지털 시스템의 기본적인 기능을 구현하는 데 사용됩니다.

조합 논리 회로를 이해하는 것은 디지털 회로 설계를 위한 기초를 다지는 데 매우 중요합니다. 이는 게이트 레벨 모델링, 데이터플로우 모델링, 동작 레벨 모델링 등 다양한 모델링 방법을 통해 구현될 수 있습니다. 이 중에서 게이트 레벨 모델링은 가장 기본적인 방법으로, 실제 하드웨어의 게이트 수준에서 회로를 직접 설계하고 시뮬레이션하는 방식을 제공합니다.

비유하자면, 조합 논리 회로는 마치 요리 레시피와 같습니다. 입력 신호는 재료, 출력은 완성된 요리이며, 레시피(회로)는 재료를 사용하여 요리를 만드는 방법을 정의합니다. 레시피는 현재 재료에 따라서만 결과물을 결정하며, 이전 요리 과정의 기억(메모리)은 가지고 있지 않습니다.

2. 게이트 레벨 모델링의 기초

게이트 레벨 모델링은 기본적인 논리 게이트, 즉 AND, OR, NOT, NAND, NOR, XOR, XNOR 등을 사용하여 회로를 설계하는 방법입니다. 각 게이트는 특정 논리 연산을 수행하며, 이러한 게이트들을 연결하여 복잡한 회로를 구성할 수 있습니다. 게이트 레벨 모델링은 회로의 동작을 하드웨어 수준에서 이해하고, 설계와 디버깅을 용이하게 합니다.

1) 기본 논리 게이트

• AND 게이트: 두 개 이상의 입력이 모두 1일 때만 출력이 1이 됩니다.
• OR 게이트: 하나 이상의 입력이 1이면 출력이 1이 됩니다.
• NOT 게이트: 입력의 반대 값을 출력합니다 (입력이 1이면 출력은 0, 입력이 0이면 출력은 1).
• NAND 게이트: AND 게이트의 출력에 NOT을 적용한 것과 같습니다. 즉, 두 개 이상의 입력이 모두 1일 때만 출력이 0이 됩니다.
• NOR 게이트: OR 게이트의 출력에 NOT을 적용한 것과 같습니다. 즉, 하나 이상의 입력이 1이면 출력이 0이 됩니다.
• XOR 게이트 (Exclusive OR): 두 입력이 서로 다를 때만 출력이 1이 됩니다.
• XNOR 게이트 (Exclusive NOR): XOR 게이트의 반대입니다. 두 입력이 서로 같을 때만 출력이 1이 됩니다.

2) Verilog에서의 게이트 레벨 모델링

Verilog는 이러한 기본 게이트들을 회로를 모델링하기 위한 내장 primitive로 제공합니다. 이를 통해 각 게이트를 인스턴스화하고 연결하여 원하는 기능을 구현할 수 있습니다.

Verilog에서 각 게이트는 다음과 같이 선언됩니다.

// AND 게이트
and (output, input1, input2);
// OR 게이트
or (output, input1, input2);
// NOT 게이트
not (output, input);
// NAND 게이트
nand (output, input1, input2);
// NOR 게이트
nor (output, input1, input2);
// XOR 게이트
xor (output, input1, input2);
// XNOR 게이트
xnor (output, input1, input2);

각 게이트의 첫 번째 인수는 출력, 그 다음 인수는 입력입니다. 예를 들어, 두 개의 입력 a와 b를 AND 연산하여 출력 out을 얻는 경우 다음과 같이 모델링할 수 있습니다.

module and_gate(
    input a,
    input b,
    output out
);

    and (out, a, b);

endmodule

3. 게이트 레벨 모델링 예시: 반가산기 (Half Adder)

반가산기는 두 개의 1비트 입력(A, B)을 더하여 합(Sum)과 자리올림수(Carry)를 출력하는 조합 논리 회로입니다.

1) 진리표

반가산기의 동작을 이해하기 위해 진리표를 살펴보겠습니다.

Sum은 XOR 연산을 통해, Carry는 AND 연산을 통해 계산됩니다.

2) 회로도

반가산기의 회로도는 다음과 같습니다.

3) Verilog 코드

module half_adder(
    input a,
    input b,
    output sum,
    output carry
);

    xor (sum, a, b);  // Sum = A XOR B
    and (carry, a, b); // Carry = A AND B

endmodule

이 코드는 XOR 게이트와 AND 게이트를 사용하여 반가산기의 기능을 구현합니다. sum은 a와 b의 XOR 연산 결과이고, carry는 a와 b의 AND 연산 결과입니다.

4. 게이트 레벨 모델링 예시: 전가산기 (Full Adder)

전가산기는 두 개의 1비트 입력(A, B)과 이전 자리올림수(Cin)를 더하여 합(Sum)과 새로운 자리올림수(Cout)를 출력하는 조합 논리 회로입니다. 전가산기는 여러 비트의 덧셈을 수행하는 데 사용됩니다.

1) 진리표

전가산기의 진리표는 다음과 같습니다.

2) 회로도

전가산기는 일반적으로 두 개의 반가산기와 하나의 OR 게이트를 사용하여 구현됩니다.

3) Verilog 코드

module full_adder(
    input a,
    input b,
    input cin,
    output sum,
    output cout
);

    wire s1, c1, c2;

    // 첫 번째 반가산기
    xor (s1, a, b);
    and (c1, a, b);

    // 두 번째 반가산기
    xor (sum, s1, cin);
    and (c2, s1, cin);

    // Carry 출력
    or (cout, c1, c2);

endmodule

이 코드에서 s1은 첫 번째 반가산기의 Sum 출력, c1은 첫 번째 반가산기의 Carry 출력입니다. 두 번째 반가산기는 s1과 cin을 입력으로 받아 sum과 c2를 출력합니다. 최종적으로 cout은 c1과 c2의 OR 연산 결과입니다.

5. 게이트 레벨 모델링의 장단점

1) 장점

• 하드웨어에 대한 직접적인 이해를 제공합니다.
• 회로의 동작을 쉽게 시뮬레이션하고 디버깅할 수 있습니다.
• 회로의 성능을 최적화하는 데 도움이 될 수 있습니다. (게이트의 지연 시간을 고려하여 설계를 최적화할 수 있습니다.)
• 초보자가 디지털 회로 설계의 기본 개념을 배우는 데 적합합니다.

2) 단점

• 복잡한 회로를 설계하는 데 시간이 많이 걸리고, 코드의 양이 많아집니다.
• 회로의 복잡성이 증가함에 따라, 설계 및 디버깅이 어려워질 수 있습니다.
• 게이트 수준에서 최적화된 설계를 수동으로 수행하는 것은 매우 어렵습니다.
• 유지 보수성이 떨어질 수 있습니다. (코드의 가독성이 낮아질 수 있습니다.)

6. 게이트 레벨 모델링 시 고려 사항

1) 게이트 지연 시간

실제 하드웨어에서는 각 게이트가 신호를 처리하는 데 걸리는 시간인 지연 시간이 존재합니다. 게이트 레벨 모델링에서는 이러한 지연 시간을 고려하여 회로의 정확한 동작을 시뮬레이션할 수 있습니다. Verilog에서는 specify 블록을 사용하여 게이트 지연 시간을 모델링할 수 있습니다.

2) 팬인 (Fan-in) 및 팬아웃 (Fan-out)

• 팬인은 게이트의 입력 수입니다.
• 팬아웃은 게이트의 출력이 연결된 게이트의 수입니다.

과도한 팬아웃은 신호의 왜곡을 유발할 수 있으며, 회로의 성능에 영향을 미칠 수 있습니다. 게이트 레벨 모델링에서는 이러한 제한 사항을 고려하여 회로를 설계해야 합니다.

3) 레이스 조건 (Race Condition)

레이스 조건은 여러 신호가 동시에 변하고, 이러한 신호의 변화 순서가 회로의 동작에 영향을 미치는 상황입니다. 게이트 레벨 모델링에서는 이러한 레이스 조건을 주의 깊게 고려하여 회로가 예상대로 동작하도록 설계해야 합니다.

7. 결론

게이트 레벨 모델링은 조합 논리 회로 설계를 위한 기본적인 접근 방식이며, 디지털 회로 설계의 기초를 다지는 데 필수적인 기술입니다. Verilog를 사용하여 게이트 레벨에서 회로를 모델링함으로써, 회로의 동작을 하드웨어 수준에서 이해하고, 설계 및 디버깅을 용이하게 할 수 있습니다. 반가산기 및 전가산기와 같은 간단한 회로를 모델링하는 예제를 통해 게이트 레벨 모델링의 기본 원리를 이해할 수 있습니다. 하지만 복잡한 회로 설계에는 데이터플로우 모델링, 동작 레벨 모델링 등 다른 모델링 기법을 함께 사용하는 것이 좋습니다.